本文介绍了xilinx 7系列FPGADDR3设计规则

管脚分配规则：

DDR3管脚分配应尽可能使用MIG工具，变更应遵循以下规则：•DQS信号必须连接到DQSC管脚•DQ信号必须连接到对应DQS的分组•地址和控制信号不能放置在数据信号所在的分组中•VRN/VRP管脚只有在满足以下条件时才能放置地址和控制信号：    O使用DCI级联或BANK不需要DCI，例如，只输出信号    使用o相邻的分组(T0/T3)作为地址和控制信号    o相邻的分组(T0/T3)有未使用的管脚，或包含输出时钟信号CK•必须将所有地址和控制信号放置在同一BANK中，两个BANK不得分散•如果DDR3接口占用3个BANK，则必须在BANK中间放置地址和控制信号•输出时钟CK必须放置在地址和控制信号所在分组的差分管脚上，如SRCC、MRCC或DQSCC•在时序满足要求的前提下，RESET_N可放置在任意输出LVCMOS_15电平的管脚上•VRN/VRP用于连接DCI参考电阻，在同一个IO设备中 ColumnBANK可以支持DCI级联•当DDR3接口占用多个BANK时，GPU，图形处理器，显示核心，视觉处理器，显示芯片应放置在同一个IOIO设备中 Column相邻BANK•单个DDR3接口不得超过3BANK•参考时钟必须是相同的IO ColumnMRCC/SRCC管脚输入，建议将BANK放置在地址和控制信号中•在共享多个控制器的参考时钟时，应尽量输入相邻BANK的MRC/SRC管脚，以减少Jitter•对于使用SSI技术的设备，DDR3接口不得跨越SLR。在设计设备管脚兼容性时，应特别注意提示：7系列FPGA每个BANK有四个分组：T0/T1/T2/T3

管脚交换规则：

•除DQS和CK外，每个组中的信号都可以自由交换•数据信号分组、地址和控制信号分组可以整组交换•分组内或分组间可自由交换地址和控制信号：管脚交换后，必须通过MIG验证并重生IP

BANK共享规则：

禁止在同一BANK中放置不同DDR3接口的信号（RESET除N信号外)VREF使用规则:

当速度大于800mbps时，必须使用外部VREF。每个BANK的两个VREF管脚必须同时使用BANK，而无需输入信号。例如，地址/控制信号所在的BANK不能使用VREF

DCI级联：

同一侧HP BANK只需要在master中使用DCI级联方式 BANK的VRN/VRP可以连接参考电阻，slave BANK的VRN/VRP可用于其他用途。

VRN/VRP电阻值：

外部参考电阻值等于DCI并联匹配阻抗的两倍。建议使用1%精度的电阻。请注意：VRN通过电阻连接到VCCO，VRP通过电阻连接到GND

RZQ电阻值：

RZQ管脚的DDR3存储器需要连接240欧姆1%精度的电阻

信号阻抗匹配：

写作方向：DDR3存储器DQ、DQS、DM信号有ODT，需要增加外部匹配读取方向，无需外部匹配时钟、地址和控制信号：FPGADQ、DQS有内部匹配，不需要添加匹配电阻

上下拉电阻值：

不使用DDR3接口信号时，应按SSTL_15电平标准上下拉，并注意ODT匹配电阻的影响。例如，当DM不使用时，建议使用100欧姆电阻下拉。注：RESET_N为LVCMOS_15电平

DDR3接口工作速率：

HR BANK最高工作速率为800Mbps或1066Mbps(视设备速率等级而定)。如果需要以更高的速度工作，应使用HP BANK，请参考相应设备的DC and Switching characteristics文档

VCCAUX_IO电压与速率关系：

当DDR3接口工作速度大于1066Mbps时，可能需要使用2.0VVCCAUX_IO，请参考相应设备的DC and Switching 注意Characteristics文档：HP BANK有VCCAUX_IO，HR BANK无VCCAUX_IO

电压/纹波/噪声：

请参考相应设备的DC电压值 and Switching Characteristics文档，纹波/噪声不得超过电压标准值±5%注意:静态和满负荷工作条件下必须分别测量两次，必要时应测量加载或复位时的变化

输入时钟电平标准及匹配：

当参考时钟由DDR3接口所在的BANK输入时，建议使用交流耦合和内部并联匹配：•HR BANK：DIFF_SSTL15，IN_TERM = UNTUNED_SPLIT_50•HP BANK：DIFF_SSTL15___DCI

参考文档：

• GPU
• 图形处理器
• 显示核心
• 视觉处理器
• 显示芯片